华为的“韬定律”：当芯片不能再变小，还能怎么变快？

2026-05-25 华为芯片韬定律半导体逻辑折叠

最近，华为提出的一条新定律——“韬定律”（Tao's Law），在科技圈引发了不少讨论。它不是要推翻过去几十年芯片发展的老路，而是在这条路越走越窄的今天，提出一条新的方向。我的理解是，当“把芯片做小”越来越难，华为选择从“把计算变快”入手，重新定义芯片的进化节奏。

从“做小”到“做快”：半导体的新思路

过去几十年，芯片性能的提升主要靠“几何缩微”——也就是把晶体管越做越小。从28纳米到3纳米，晶体管越小，单位面积能塞的元件越多，信号跑得越近，芯片就越快、越省电。这就是著名的摩尔定律的核心逻辑。

但物理极限摆在那里，再想把晶体管缩小已经越来越难。华为的韬定律，正是在这个背景下提出的。它不否定摩尔定律，而是承认几何缩微放缓的现实，转而聚焦另一个维度：时间。如果说摩尔定律是“把东西做小”，韬定律就是“把时间做短”。

“时间缩微”听起来抽象，其实可以类比延时摄影：一朵花开几个小时，但用延时摄影几秒就能看完。在芯片里，它指的是把原本需要较长时间完成的计算过程，压缩到更短时间内完成。

具体怎么做？关键在于减少信号在芯片内部“跑腿”的时间。比如，一个数据要从一个模块传到另一个模块，原来要绕远路，现在通过重新设计电路布局，让它走“近道”。这就像城市规划：房子没法再缩小，但可以把常去的地方挪近，把路改短，通勤时间自然就少了。

实现“时间缩微”的核心技术，是华为提出的“逻辑折叠”（Logic Folding）。它不是真的把芯片物理折叠，而是把原本平铺在单层上的电路，改成上下两层甚至多层立体排布。

比如，麒麟2026芯片就采用了这种设计。通过混合键合技术，上下层之间的连接间距做到了1.5微米，非常密集。这样一来，原本在平面上要绕远路的信号，现在可以通过垂直通道“抄近道”。结果是：晶体管密度提升了53.5%，性能核心能效提升41%，最高频率提升12.7%。

这背后是器件、电路、芯片、系统四个层级的协同优化——从晶体管开关速度，到线路布局，再到多芯片通信，每个环节都在为“省时间”服务。

韬定律的提出，标志着华为在半导体领域的战略转变。过去，行业普遍以“制程进步”为发展主线，谁先做到更小纳米，谁就领先。但现在，华为不再单纯追赶先进制程，而是定义自己的演进路线：用时间优化弥补几何缩微的瓶颈。

正如华为半导体业务总裁何庭波所说：“未来一定属于开放合作。”韬定律虽然叫“定律”，但它更像一条工程路线，需要产业链共同推进。到2031年，华为预计基于韬定律的高端芯片，其晶体管密度将达到1.4纳米制程的同等水平——而这一切，可能并不依赖传统意义上的“更小制程”。